首页 资讯频道 互联频道 智能频道 网络 数据频道 安全频道 服务器频道 存储频道

三星 VS 台积电 3nm 同年量产 谁能获得市场肯定?

2020-05-13 09:53:52 来源 : 电子信息产业网

在三星宣布3nm工艺投产延迟后不久,台积电公开其相关工艺“有序推进”。由于多种原因,三星和台积电3nm工艺预计将会同在2020年大批量生产,三星的GAA技术与台积电FinFET工艺究竟谁能获得市场肯定?

GAA工艺在PPA等方面全面超越FinFET工艺

在过去的十年中,基于逻辑的工艺技术创新的主要驱动力是鳍式场效应晶体管(Fin Field-Effect Transistor,简称FinFET)。与标准平面晶体管相比,FinFET可以在工艺节点减少时实现更好的性能和电压缩放,从而最大程度地减少了晶体管限制的负面影响。FinFET通过沿垂直方向缩放来增加晶体管的沟道与栅极之间的接触面积,从而实现工作,与平面设计相比,它可以实现更快的开关时间和更高的电流密度。但是,与平面晶体管一样,FinFET晶体管最终会达到随着工艺节点缩小而无法扩展的程度。为了进行缩放,需要增加通道和栅极之间的接触面积,而实现此目的的方法是使用全能栅极(Gate-all-around,简称GAA)设计。GAA会调整晶体管的尺寸,以确保栅极也位于沟道下方,而不仅在顶部和侧面。这允许GAA设计将晶体管垂直堆叠,而不是横向堆叠。

360截图20200512221541225.jpg

基于GAA可以有多种形式。大多数研究都针对基于纳米线的GAAFET,它们具有较小的沟道宽度并使沟道尽可能地小。这些类型的GAAFET通常用于低功耗设计,但很难制造。另一种实现方式是使通道像水平纸一样,增加通道的体积,从而为性能和缩放带来好处。这种基于纳米片的GAAFET被三星称为多桥沟道FET或MBCFET,它已经成为三星公司的商标名称。2019年,三星使用MBCFET的第一代3nm工艺提供其PDK的第一个α版本,三星称此过程为“3GAE”过程。根据三星给出的数据,下一代GAA晶体管可以提高30%性能、减少45%面积、降低50%的能耗。此外由于MBCFET的结构,其不需要额外的区域来提高晶体管速度,纳米片可以垂直堆叠,而无需像FinFET那样添加鳍片。在设计方面,设计人员可以用MBCFET代替FinFET而无需改变尺寸。在制造方面,MBCFET与FinFET具有相同的工艺工具和制造方法,实现了流程上的兼容。

晶圆代工厂对头部客户的争夺愈演愈烈

自英特尔2011年商业化FinFET工艺技术后,FinFET体系结构也在持续进行改进,以提高性能并减小面积。但是新一代移动通信、高级辅助驾驶系统、人工智能、大数据等新应用层出不穷,对芯片的性能提出了更高的要求。在GAA工艺上,三星公司抢先进行研发布局。2018年三星公布了被称为多沟道FET(multi-bridge-channel FET,简称MBCFET)的环绕栅极工艺,2019年三星为其使用MBCFET的第一代3nm工艺提供其PDK的第一个α版本。

360截图20200512221604287.jpg

在7nm、5nm技术节点,台积电一直处于领先地位,2019年12月高通骁龙865 SoC芯片采用了台积电最新7nm工艺制程。尽管三星占据一部分7nm EUV订单,不过整体来看台积电在7nm节点,依然拥有最多的客户订单。在7nm、5nm已经位于台积电之后的三星押宝3nm,希望在在这个节点上超越台积电,因此三星对GAA工艺给予厚望。此外,三星还计划在2030年前投资1160亿美元巩固其半导体巨头地位。

平面工艺晶体管的特征尺寸缩小持续了数十年,而FinFET工艺商用至今不到十年,对高性能芯片的追求,致使新制程工艺的更新速度越来越快。未来三星能否凭借GAA工艺在晶圆代工领域超越台积电还要看其工艺的可靠性、稳定性、一致性以及制造成本等众多因素,应该说三星要想凭借GAA技术在代工领域超过台积电还有较长路要走。

三星“弯道超车”还有诸多问题和困难需要克服

三星押注于3nm节点,并希望超越台积电成为该节点上最大的晶圆代工厂。但目前来看,在技术、市场、商业模式等层面还存在很多问题和困难需要去克服。

技术层面,纳米片可以有效改善短沟道效应并能进行灵活的宽度设计,但仍然面临N/P平衡控制、减少S/D寄生电容所需的的内部隔离层制造工艺、叠层结构导致底层纳米片电子迁移效率的下降、金属栅极控制挑战保障Vt一致性等工程化技术问题的挑战。此外,根据台积电2019年年度报告披露,公司在晶圆代工领域市场占有率超过52%,其中一半的营收来自于先进代工领域(16nm及以下制程工艺),三星在过去几代技术节点晶圆代工技术的能力积累弱于台积电。

360截图20200512221628953.jpg

市场层面,7nm的设计成本约为2亿美元,5nm的设计成本约为4.3亿美元,预计未来3nm的设计成本将超过6.5亿美元。并非所有的集成电路设计企业都需要3nm或者更先进的制造工艺。在晶圆制造领域随着芯片特征线宽的缩小,晶圆的制造成本快速增加,除了苹果、三星、英伟达、英特尔、高通、华为等企业在未来的产品中需要3nm甚至更高阶的制造工艺,其他厂商不太可能争夺这一细分市场的产能。

商业模式层面,三星与很多客户既是竞争对手,又是其零组件供应商,导致很多客户或许无法信赖三星。过去三星所擅长的DRAM和NAND Flash是大宗产品,只要将产品达到最大生产经济规模和最低成本,透过不断投资新技术制程,便可以把竞争对手赶出市场,然而晶圆代工领域更强调客制化,加上产品繁杂、技术平台多样化,过去成功的商业模式恐难以复制。

最近更新